[Mini-NPU RTL] Design Systolic Array + Controller + Activation(ReLU)
"Systolic Array + Controller + Activation(ReLU)" pe_mac.v Design Processing Element의 pe_mac.v와 동일 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 `timescale 1ns / 1ps module pe_mac #( parameter data_width = 8 , / / 데이터 크기 = 8 - bit parameter mul_width = 2 * data_width, / / Multiplication (곱한 값은 최대 2 * data_width) parameter acc_width = 2 * mul_width / / Accumulation (곱한 결과 값 누적은 최대 2 * mul_width) ) ( input clk, input rst, input clear, ...